第23章盖楼与拼积木：3D NAND、HBM与先进封装

一桩没人要的技术，和一笔看不到回报的钱

2009年的某个时候，张忠谋拨通了一个退休工程师的电话。

电话那头的人叫蒋尚义，台湾人，那年六十三岁。他在台积电做到研发副总，2006年退了休，回家含饴弄孙。退休前他鼓捣过一个想法：既然把晶体管做得越来越小越来越贵，那为什么不换个思路，把好几块已经做好的芯片，像积木一样拼在一起、叠在一起？这个想法在2006年的台积电没什么人当真，他一退休，项目就被搁下了。

三年后，张忠谋把他叫了回来。不只是叫回来，还批了大约一亿美元的预算，拨了四百多名工程师，让他专门去做这件当时几乎没有客户愿意买单的事1。

要理解这笔钱在当时有多反常，得记住2009年是个什么年份。金融危机刚把半导体业的订单砍掉一截，整个行业都在收缩开支。台积电的主业是按摩尔定律（第7章）一代代往下做更小的制程，那是看得见回报的正路。而蒋尚义要做的“先进封装”，在那时还是个边角料概念——封装在芯片产业链里向来是最不起眼、利润最薄、被外包到东南亚的脏活累活。把一亿美元和四百个工程师投到封装上，在2009年听起来像是把钱扔进水里1。

十五年后，这笔钱成了台积电在人工智能时代的“秘密武器”。当英伟达的每一块H100、每一块Blackwell都要排队等台积电的封装产能时，全世界才看懂蒋尚义和张忠谋当年赌的是什么。这一章要讲的，就是芯片产业如何从“把单颗芯片做得更小”的独木桥上撤下来，转而学会“盖楼”和“拼积木”——以及这条岔路如何在2020年代意外地变成整个数字文明的咽喉。

平面到了头

故事的起点，是一堵墙。

前面好多章都在讲同一件事的不同侧面：怎么把晶体管做得更小。第6章里Kilby和Noyce把电路压进硅片，第7章摩尔画出那条著名的曲线，第13章和第21章讲光刻怎么一路从g-line逼到193nm浸没式、再逼到极紫外。这条路走了半个多世纪，逻辑始终没变——单位面积里塞进的晶体管越多，每个晶体管就越便宜，性能就越好。

但到了二十一世纪头十年，这条路开始变得既难又贵。晶体管小到几十纳米的尺度，量子效应、漏电、发热全都找上门来。第20章讲过胡正明和FinFET怎么“把晶体管立起来”应对漏电，那已经是平面工艺撞墙后的第一次“往立体走”。而光刻的成本更是失控：一台极紫外光刻机要价上亿美元（第21章），一次流片的掩膜成本动辄上千万美元。摩尔定律没有死，但“每两年成本减半”的那部分，悄悄失效了。继续往下微缩，性能还在涨，每个晶体管的价钱却不再变便宜，甚至开始变贵。

这就逼出了一个新问题：如果把单颗芯片继续做大做密的路越走越窄，那能不能换个维度？

答案有两个方向，而且它们共享同一种时代精神——既然平面挤不下了，那就往上叠。

一个方向是在存储芯片内部往上叠，那是3D NAND。另一个方向是把多颗已经做好的芯片在封装层面拼起来、叠起来，那是先进封装。这两件事几乎在同一个十年里发生，不是巧合：它们都是“平面到顶、往立体要性能”这同一句话的不同写法，和FinFET把晶体管立起来（第20章）也是同一个动作的不同尺度。整个半导体业在2010年代前后，集体学会了一件事——当你没法在二维平面上继续赢，就去第三个维度里找答案。

三星把楼盖了起来

最先把这个动作做漂亮的，是三星，盖的是闪存的楼。

第11章讲过舛冈富士雄和闪存的委屈。他在东芝发明的NAND闪存，靠“每个存储单元只用一个晶体管”的取舍，搭上了摩尔定律的便车，一路缩到全世界每部手机里。但闪存也撞到了同一堵墙：当存储单元小到一定程度，相邻单元之间会互相干扰，电荷会乱串，再缩下去数据就不可靠了。平面NAND（planar NAND）到了头。

三星的解法，思路和FinFET一模一样：平面挤不下，就垂直叠层。与其在一层平面上把单元做得越来越小越来越挤，不如把存储单元一层一层往上堆，做成一栋“楼”。这就是3D NAND，三星叫它V-NAND（Vertical NAND，垂直NAND）。

2013年8月，三星宣布率先量产业界第一款3D V-NAND。第一代是24层——也就是把存储单元堆了24层楼高2。这个数字今天看起来很谦虚，但它确立了一条全新的赛道。从此闪存厂商比拼的不再是“线宽缩到多少纳米”，而是“楼盖到多少层”。到2024年，三星的第九代V-NAND已经做到300层以上；而要堆这么高，工艺上得用多层堆叠（先盖好一栋再在上面接着盖第二栋）的办法——三星从2020年前后的176层一代起就开始用这招。路线图上，2030年之前这栋楼要盖到一千层以上3。

V-NAND是个干净利落的胜利，没有太多戏剧性的恩怨。但它在这一章里有个象征意义：它证明了“往立体走”不是权宜之计，而是一条能持续走几十年、不断刷新数字的真路。三星把这件事在存储里跑通了。而真正充满恩怨、充满豪赌与羞辱的那栋“楼”，盖在另一种存储上——内存。

AMD的远见，和AMD的命

要讲HBM，得先讲一个起了大早、却没赶上集的公司：AMD。

二十一世纪头几年，做显卡的工程师有个甩不掉的烦恼：显存。GPU算得越来越快，喂给它数据的显存却跟不上，而且显存芯片一颗颗平铺在显卡板子上，又占地方又费电。传统的GDDR显存靠提高单针的速度来增加带宽，可速度越高功耗越大，板子上密密麻麻的走线像一团乱麻。这条路也快到头了。

AMD里有个人很早就在想另一种活法。他叫Joe Macri，是AMD图形部门（继承自被AMD收购的ATI）的技术负责人。据KitGuru等行业媒体的记述，大约在2008年前后（更早可溯到2006到2007年），Macri提出了一个相当激进的构想：别再把显存芯片平铺了，把多层DRAM裸片像盖楼一样垂直叠起来，用一条超级宽的总线（而不是超高的频率）来传数据，再用一块“硅中介层”把这栋内存楼和GPU紧紧贴在一起。AMD还有一位资深院士Bryan Black，领着团队多年啃裸片堆叠这块硬骨头——AMD早在2007年就开始拿中介层做实验4。

这个构想就是后来HBM（High Bandwidth Memory，高带宽内存）的雏形。它的精髓是用“宽”换“快”：不靠把每根线的速度飙到极限，而是把总线从GDDR那种几十位、上百位，一口气拉宽到1024位。线虽然慢，但路特别多，总带宽反而上去了，功耗还低得多5。

光有构想造不出芯片。AMD需要一个能把多层DRAM用硅通孔垂直打通、还能良率过关的内存厂搭档。2010年，AMD找到了SK海力士——当时它还叫海力士，还困在2008年金融危机的泥潭里。两家公司结成了HBM的开发伙伴关系，一起把这套东西推向JEDEC，也就是制定内存行业标准的那个组织6。

七年磨一剑。2013年10月，JEDEC正式批准了HBM1标准，编号JESD235。规格写得清清楚楚：1024位的超宽总线、每堆栈约128GB/s的带宽、每根针脚1.0Gb/s、4层DRAM裸片叠在一起。SK海力士在2013年造出了业界第一颗HBM芯片7。

2015年6月16日，在洛杉矶，AMD发布了第一款用上HBM的产品——代号Fiji的GPU，零售名叫Radeon R9 Fury X。它配了4GB的HBM1，显存带宽冲到512GB/s，而整个显存子系统的功耗，据AMD的发布材料，比同等的GDDR5方案低了大约85%，封装面积还小了一大圈。AMD在发布材料里特意点了搭档的名：“AMD与SK海力士七年共建HBM的JEDEC标准，为这一突破奠定了基础。”8

这是一个漂亮的工程胜利。但它也是这本书反复出现的那个母题的又一次上演——发明者与受益者的错位（序曲、第3章、第5章、第11章都讲过）。HBM是AMD在2008年发起、和SK海力士共建标准、2015年率先用上的技术。可AMD并没有靠HBM在和英伟达的GPU大战里翻盘。真正靠HBM在多年后的人工智能浪潮里赚到天量利润的，是供货的SK海力士，和买货的英伟达。AMD起了大早，做了开路人，却把最肥的那块地让给了别人9。

一场输掉的标准战

HBM能成为今天的标准，还得感谢它打赢了一场对手。

2011年9月，美光和三星联手推出了另一套方案，叫混合内存立方（Hybrid Memory Cube，HMC）。两家的逻辑是：JEDEC那套委员会流程太慢、太爱妥协，与其等大家慢慢吵出一个标准，不如自己另起炉灶搞一个更激进的。他们宣称HMC比DDR3快15倍，听起来气势汹汹10。

于是2010年代初出现了一个分叉：一边是AMD加SK海力士、走JEDEC正规流程的HBM；一边是美光加三星、自立门户的HMC。两套都想成为“把内存叠起来贴近处理器”这件事的行业标准。

结局在2013年前后见了分晓。产业的天平倒向了HBM——它进了JEDEC，成了开放标准，谁都能照着做。HMC虽然技术上不差，却始终是个相对封闭的小圈子方案，没能形成生态。2018年，美光正式宣布放弃HMC，转头去做GDDR6和……HBM11。

这里有个不无讽刺的转折。美光当年是HMC阵营的主将，是看不上HBM的那一方；可HMC输了之后，它得回过头来追赶自己曾经的对手。从规则的另立者，变成了规则的追赶者。这场标准战值得记住，因为它印证了这本书里另一条暗线：决定历史的往往不是哪个方案技术上更炫，而是哪个方案能被整个产业照着量产（第5章MOSFET对BJT、第15章VHS式的生态之争，都是这个道理）。开放、可量产、能形成生态的那个，赢11。

怎么把楼贴到处理器旁边：先进封装登场

讲到这里，得把镜头拉回蒋尚义和台积电那一亿美元。因为HBM这栋“内存楼”光盖好还不够——它得想办法紧贴在GPU旁边，两者之间的数据才能高速、低耗地来回跑。把它们贴在一起、连起来的活，就是先进封装。

传统封装是怎么连芯片的？靠引线键合（wire bonding），一根根金属细线把芯片的引脚连到基板上，像给芯片接上一束电线。这办法用了几十年，但太慢、太占地方，喂不饱HBM那1024位的超宽总线12。

先进封装换了一整套打法，核心有这么几样东西，值得一个个说清楚，因为它们就是今天那三个产业卡点之一（终章会收口）的真身：

第一样是硅通孔（TSV，Through-Silicon Via）。这是垂直叠芯片的关键——在硅片上直接打出一个个微小的孔，灌上金属，让电信号能从一层芯片笔直穿到下一层。没有TSV，就没法把多层DRAM裸片叠成HBM那栋楼，也没法让叠起来的各层之间通信12。

第二样是硅中介层（interposer）和2.5D集成。所谓2.5D，是介于平面（2D）和真正堆叠（3D）之间的一种折中：在GPU和HBM底下垫一块薄薄的硅片当“中介层”，中介层上密密麻麻刻满极细的走线，把上面并排放着的GPU和几栋HBM内存楼连起来。它不是把内存叠在GPU正上方，而是把它们并排摆在同一块中介层上、贴得极近。这就是台积电那个著名的CoWoS（Chip on Wafer on Substrate，把芯片放到晶圆上、再放到基板上）13。

第三样是3D集成，把芯片直接面对面叠起来，中间用TSV打通。比2.5D更激进，密度更高12。

第四样，是让3D堆叠真正变强的混合键合（hybrid bonding）。这个后面单独讲，它是这两年的主角。

CoWoS就是台积电用那一亿美元做出来的东西。它的第一个客户不是英伟达，也不是苹果，而是做FPGA的赛灵思（Xilinx）。2011年赛灵思下了单——据台积电封装史的记述，这是封装项目组那一年收到的唯一一张订单；2012年就出货了业界第一款用硅中介层加微凸块加TSV、取代传统引线键合的FPGA产品（赛灵思管它叫Stacked Silicon Interconnect，型号Virtex-7 2000T）。技术跑通了14。

但跑通不等于卖得动。

七美分对一美分：贵族技术的漫长冬天

CoWoS做出来之后，有很多年卖不动，原因简单粗暴：太贵。

据granitefirm整理的台积电封装史，CoWoS当时的成本高达每平方毫米7美分。而客户——比如高通——只愿意为中介层付每平方毫米1美分。七倍的差距。一边喊“我只愿意花1美分”，一边的成本死活下不到7美分以下。这道鸿沟让CoWoS在很长一段时间里沦为“贵族玩具”，只有那些不计成本、追求极致性能的特殊场景（高端FPGA、超算、网络芯片）才用得起15。

这就是蒋尚义那一亿美元的尴尬处境。技术是好技术，可市场嫌它贵，迟迟形不成规模。一项没人买得起的发明，和没发明出来，在财报上看起来差不多。

破局的人是余振华（Doug Yu），台积电封装工程的主帅。他的思路很务实：既然硅中介层是成本大头，那能不能不用它？余振华主导开发了一套叫InFO（Integrated Fan-Out，集成扇出）的方案，用更便宜的材料替掉昂贵的硅中介层，牺牲一部分布线密度，换来能让普通消费品负担得起的价格16。

这套“妥协的智慧”在2016年押中了一条大鱼：苹果iPhone 7里的A10处理器采用了InFO封装。这是先进封装第一次进入年销上亿台的消费级主流产品。从“贵族玩具”到“人人口袋里都有一颗”，余振华和InFO捅破了那层窗户纸。台积电先进封装的故事，从这里开始从冷板凳走向舞台中央17。

CoWoS本身也没闲着。当2020年代人工智能爆发、英伟达需要把GPU和成堆的HBM紧贴在一起时，那个七美分对一美分的成本难题，被天文数字般的AI需求一笔抹平——客户不再嫌贵，反而排队都买不到。蒋尚义2006年的构想、2009年的那笔钱，在十几年后咸鱼翻身，成了台积电握在手里别人抢不走的东西。到今天，台积电掌握着高端2.5D/3D封装大约60%的份额（不同机构按口径不同，有的统计到80%以上；具体数字随统计的是高端封装还是全部先进封装、随年份而变）。台积电还在疯狂扩产，按其规划，先进封装产能到2026年要达到2023年的约十倍，2027年约十五倍18。

把铜直接焊死：混合键合

要讲台积电的下一代3D堆叠SoIC，得先讲一项更底层的发明，它的起源比CoWoS还早，而且又是一个“发明者默默无闻、技术辗转易手”的故事。

传统上，叠芯片靠的是微小的焊球（凸块，bump）——两块芯片之间垫一排小锡球，加热焊上。但焊球有体积，密度上不去，间距小到一定程度就互相挨着短路了。当芯片越叠越密，焊球这条路也到了头。

混合键合（hybrid bonding）是另一条路：不要焊球，让两块芯片表面的铜直接对铜（Cu-Cu）焊死，同时表面的绝缘层也直接键合在一起。没有了焊球的体积限制，互连密度能高出一两个数量级，传输更快、功耗更低。这是当前3D堆叠最前沿的连接方式19。

它的发明者，是一家叫Ziptronix的小公司。2000年，三位工程师——Qin-Yi Tong、Gill Fountain、Paul Enquist——和几位同事一起，从研究三角研究院（Research Triangle Institute）剥离出来创立了它。公司早期（约2000年起）拿出了ZiBond直接键合技术，几年后在此基础上发展出叫DBI（Direct Bond Interconnect，直接键合互连）的混合键合工艺——据行业资料，DBI约在2005年成形。他们被公认为直接键合和混合键合最早的发明人20。

然后是熟悉的剧情。这项技术的第一个重要落地，是2010年前后索尼拿去用在了CMOS图像传感器上（第19章讲过索尼怎么靠堆叠式CMOS传感器统治了手机摄像头，那背后用的正是这一类直接键合技术；起初是氧化层对氧化层的ZiBond，到2015年才扩展到铜对铜的DBI混合键合）。而发明它的Ziptronix，最终在2015年被Tessera以3900万美元收购——Tessera后来改名Adeia，靠把这项专利广泛授权给全行业收钱。又一次，做出原创发明的小公司拿了一笔不算大的钱退场，技术成了别人手里的印钞机。这条“诺奖偏爱原理、市场偏爱可量产性，发明者与受益者长期错位”的暗线（序曲），到了封装这一层，依然成立21。

台积电把混合键合用进了它的SoIC（System on Integrated Chips）——基于CoWoS和晶圆对晶圆堆叠（WoW）发展出的新一代3D多裸片堆叠技术。用了混合键合，凸点密度更高、传输更快、功耗更低。AMD的3D V-Cache就用了SoIC这条路，把一块缓存裸片直接叠到CPU上。绕了一大圈，AMD又一次站在了先进封装的最前沿——只是这回，地基是台积电的22。

SK海力士：在没有需求的时候下注

现在把镜头转回那栋“内存楼”，转回那家2010年还困在金融危机里、被AMD找上门当搭档的公司——SK海力士。它是这一章里赢得最彻底、也最配得上赢的角色。

时间倒回2012年。当时这家公司叫海力士，处境惨淡，巨额亏损，处在债权人托管之下。就在这个节骨眼上，韩国SK集团的会长崔泰源（Chey Tae-won）拍板，掏出大约3.4万亿韩元，收购了它21.05%的股权。在一家正在亏钱、前途不明的内存公司身上砸这么多钱，在当时很多人看来同样是笔糊涂账——内存是出了名的强周期行业，赚两年亏两年，谁也说不准23。

接下来的事，崔泰源后来写进了一本叫《Super Momentum》的书里，记述这场长达二十年的HBM长跑。书里有几个细节很能说明问题。据该书记述，SK海力士在HBM上的研发投入，从2011年到2022年大约是8600亿韩元的研发费，加上1.5万亿韩元的厂房设备——而这些钱，大部分花在市场低迷、前景不明、根本看不到需求在哪里的年份。早在2016年，市场对HBM还没什么真实需求时，SK海力士就已经在投硅通孔产线。用书里的说法，这叫“在需求出现之前下注”24。

最艰难的一段是HBM2。据《Super Momentum》的记述（这部分原话转引自韩媒书评，引用时该当心），HBM2一度达不到性能目标、被市场冷落，研究员私下哀叹“失败了”。公司被迫在架构、工艺、封装上全面重做。崔泰源在书里强调一种文化：失败的时候不追究责任，只专注解决问题——他把这种坚持比作“阿吾地煤矿”般的决心（阿吾地是朝鲜北部一处出了名艰苦的煤矿）。正是这种不追责、只死磕的劲头，孕育了后来HBM2E和HBM3的逆转25。

逆转来得惊天动地。HBM的代际像台阶一样往上爬：HBM1在2013年，128GB/s；HBM2（JESD235a）2016年初，256GB/s；HBM2E 2019年，约461GB/s；HBM3 2022年初，819GB/s；HBM3E 2023年，约1.2TB/s；到2025年4月的HBM4，总线从1024位再翻倍到2048位，每堆栈带宽冲到约2TB/s、堆叠16层。（这些带宽数字来自JEDEC标准的公开汇总，不同修订版略有出入。）26 而每一代的首发大客户名单，几乎就是一部AI算力史：HBM2配了英伟达2016年的Tesla P100；HBM3配了2022年的H100；HBM3E配了2024年的Blackwell；HBM4将配下一代英伟达和AMD的旗舰加速卡27。

2024年，SK海力士交出了一份创纪录的财报：营收66.193万亿韩元，营业利润23.4673万亿韩元，净利润19.7969万亿韩元，三项全部刷新历史高点，连2018年那轮内存超级周期都被甩在身后。HBM占了它DRAM营收的四成以上28。在HBM市场上，据TrendForce等机构的估计，它2024年拿下大约54%的份额，2025年的份额预计也在五成以上（不同时点机构口径有出入）——而它最大的客户，正是英伟达29。十二年前那笔被很多人看不懂的3.4万亿韩元收购，和那些花在没有需求的年份里的研发费，连本带利地回来了。崔泰源和现任CEO郭鲁正（Kwak Noh-jung），把一家内存周期的受害者，变成了AI存储利润高地的统治者。

三星的羞辱

而最戏剧化的反差，发生在三星身上。

记住一个事实：三星是HBM最早的发明者之一。英伟达用过的第一款HBM，就来自三星。这家公司在内存领域称霸了几十年，是DRAM和NAND的世界第一。按理说，AI时代的HBM盛宴，三星该是坐在主桌上的30。

可现实是，在HBM3E这一代上，三星栽了大跟头。据TrendForce等机构的报道，它向英伟达送检的HBM3E一再没能通过认证，2024年一整年都没能向英伟达供应HBM3E——眼睁睁看着死对头SK海力士独吞AI红利。问题出在哪儿？据这些报道，三星的DRAM裸片本身曾通过测试，卡住的是HBM的封装环节——把那栋楼盖起来、贴上去的工艺没过关30。这恰恰呼应了这一章的主题：在AI时代，能不能做出好的存储颗粒已经不是全部，能不能把它们叠好、封装好，才是新的胜负手。

英伟达CEO黄仁勋在2025年初的CES上被问到这事，他的回答既像安慰又像鞭子。“他们得重新设计一款新的HBM，一个新设计，”黄仁勋说，“但他们能做到，而且动作很快。”他还补了一句替三星挽尊的话：“是三星最早做出HBM的吧？英伟达用的第一款HBM就来自三星。他们会恢复的，这是一家伟大的公司。”被追问三星到底能不能通过认证时，他也表达了毫不含糊的信心31。

世界第一的内存巨头，要靠最大客户的CEO公开打圆场来维持体面，这本身就是个信号。三星一直拖到2025年9月，才终于通过了12层HBM3E的认证。完成HBM3E的基础开发到通过认证，中间隔了大约18个月32。对一家习惯了在内存领域降维打击对手的公司来说，这一年半是实打实的羞辱。

三星的踉跄和SK海力士的崛起放在一起，讲的是同一件事：先进封装这道工序，已经从产业链末端那个最不起眼的脏活，变成了能决定一家万亿级公司命运的关键。盖楼盖得好不好，比楼里的砖好不好，更要命了。

三个卡点，这一章占了一个

把这一章放回全书的地图上，它的位置很清楚。

终章会讲，今天整个电子工业收敛到了三个卡点：极紫外光刻（ASML，第21章）、先进制程代工（台积电，第24章），以及HBM和先进封装（这一章）。这三个卡点的共同特征，是它们都不是某一颗明星器件，而是一层“使能能力”——和硅热氧化、平面工艺、CMOS、直拉法、光刻这些贯穿全书的使能层（第5、6、8、12、13章）一脉相承。决定历史走向的，从来不是哪个器件最耀眼，而是谁掌握了那层让一切得以量产的底层能力。

而这一章讲的“往立体走”，又是另一条更长的线索的延续。第20章里胡正明把晶体管立起来对抗漏电；这一章里三星把存储单元叠成楼、AMD和SK海力士把DRAM叠成HBM、台积电把GPU和内存在中介层上拼起来、又用混合键合把铜直接焊死。它们是同一种时代精神在不同尺度上的回响：当二维平面被榨干了最后一点潜力，整个行业不约而同地抬头，望向了第三个维度。

故事还有最后一层底色，是产业地理。HBM的发明构想出自美国的AMD（第3章以来“发明在西方”的老剧本）；可把它真正叠出来、量产出来、并最终统治市场的，是韩国的SK海力士和三星；而把这一切拼装在一起、卡住整个AI产业咽喉的封装能力，攥在中国台湾的台积电手里。发明在西方实验室，量产东移到东亚——这条贯穿了LCD（第15章）、LED（第16章）、太阳能（第17章）的母题，在芯片这条主干的最末端，又一次精准复现33。

只不过这一回，赌注大得前所未有。当一块AI加速卡的价格里，封装和HBM占了越来越大的比重；当一家内存公司的盛衰系于能不能把楼盖好、把积木拼对；当一个退休工程师2006年的一个不被看好的念头，在二十年后成了大国都要争抢的战略资源——你就明白，那个从真空管里飞出来、被无限微缩复制了七十年的功能（序曲），如今已经不再靠“做得更小”来延续它的旅程了。它学会了往上盖楼，学会了把自己拆成小块再拼回去。摩尔定律没有死，它只是从一条直线，长成了一棵会向上生长、会横向分叉的树。

下一章，我们要回过头去问一个更根本的问题：是谁，在什么时候，决定把“设计芯片”和“制造芯片”这两件事拆开——是谁让台积电这样一家只代工、不卖自己芯片的公司，成了整个产业绕不开的中心。

参考文献

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“Hybrid Memory Cube,” Wikipedia。HBM 进 JEDEC 成开放标准而胜出；美光 2018 年放弃 HMC（市场未获采纳），转向 GDDR6 与 HBM。链接 →（B 级 · 百科；“2018年8月”具体月份为较强说法，正文按“2018年”量级处理）
WikiChip, “Chip-on-Wafer-on-Substrate (CoWoS) — TSMC”；并参 IEEE 封装资料。引线键合的局限，以及 TSV / 硅中介层 2.5D / 3D 集成 / 混合键合四类先进封装技术的定义。链接 →（B 级 · 技术资料）
granitefirm, “TSMC Advanced Packaging Evolution History,” 2025；WikiChip “CoWoS.” CoWoS（Chip on Wafer on Substrate）2011 Q3 由张忠谋投资会议提出、2012 正式推出，即蒋尚义那笔投资的产物。链接 →（B 级 · 行业整理+技术资料）
Xilinx Inc. Form 8-K（SEC，FY2012），确认 Virtex-7 2000T Stacked Silicon Interconnect 当季开始出货（业界首款 SSI、200 万逻辑单元）；并参 granitefirm 述 2011 年 Xilinx 下单为台积电封装组当年唯一订单、四颗 28nm FPGA 拼接。链接 →（A 级 · SEC 文件 + B 级行业整理）
granitefirm, “TSMC Advanced Packaging Evolution History,” 2025. CoWoS 成本约 7 美分/平方毫米，客户（明确点名高通）只愿付 1 美分/平方毫米，七倍差距使其长期沦为“贵族玩具”。链接 →（B 级 · 行业整理）
granitefirm, “TSMC Advanced Packaging Evolution History,” 2025. 余振华（Yu Zhenhua / Doug（Douglas）Yu）主导开发 InFO（集成扇出），用其他材料替掉昂贵硅中介层、牺牲部分布线密度换取消费级价格。中英文姓名对应于此源同时给出，确认。链接 →（B 级 · 行业整理）
“Apple A10,” Wikipedia；3D InCites / System Plus Consulting, “System Plus Consulting confirms Apple A10 uses TSMC inFO,” 2016. A10 Fusion 由台积电以 InFO（InFO-PoP）封装，首见 2016-09-07 发布的 iPhone 7，为先进封装首次进入年销上亿台的消费级产品；拆解证实。链接 →（A 级 · 拆解证据 + 权威百科）
granitefirm, “TSMC is becoming the lord of semiconductor packaging,” 2025；并参 SemiWiki、Morgan Stanley 转引。台积电先进封装产能 2026 年约为 2023 年十倍、2027 年约十五倍；高端封装份额约 60%（部分口径 80%+），随统计是高端封装还是全部先进封装、随年份变化。链接 →（B 级 · 行业整理；份额口径不一，正文已注明）
3D InCites, “Hybrid Bonding: From Concept to Commercialization,” 2018. 混合键合以铜对铜 + 介质层直接键合取代焊球，互连密度高一两个数量级，是当前 3D 堆叠最前沿连接方式。链接 →（B 级 · 行业深度）
3D InCites, “Hybrid Bonding: From Concept to Commercialization,” 2018；Image Sensors World, “Hybrid Bonding Review,” 2020. Ziptronix 2000 年由 Gill Fountain、Paul Enquist、Q.Y. Tong 等从 Research Triangle Institute 剥离创立；ZiBond 直接键合为早期技术，DBI（混合键合）约 2005 年成形（原稿把 DBI 也系于“约2000年”，已据来源更正为 2005 年）。被公认为直接/混合键合最早发明人。链接 →（B 级 · 行业深度 · 含事实更正）
Business Wire, “Tessera to Acquire Ziptronix, Inc. for $39 Million,” 2015；3D InCites, “Ziptronix Licenses DBI Hybrid Bonding Patents to Sony,” 2015. Tessera 2015 年 8 月以 3900 万美元收购 Ziptronix（后改名 Xperi/Adeia 靠授权收钱）；索尼 2010–11 先用 ZiBond（氧化层直接键合）于 CMOS 图像传感器，2015 才扩展到 DBI（铜对铜混合键合）。链接 →（B 级 · 公司公告+行业报道）
WikiChip, “TSMC SoIC”；并参 AMD 3D V-Cache 资料。SoIC（System on Integrated Chips）基于 CoWoS/WoW 的 3D 多裸片堆叠、用混合键合；AMD 3D V-Cache（首见 Ryzen 7 5800X3D）以此把缓存裸片叠到 CPU 上。链接 →（B 级 · 技术资料）
“Chey Tae-won,” Grokipedia；“A 20-Year Comeback: How SK Hynix Went From the Brink of Bankruptcy…,” TradingKey（引韩媒），2025. SK 集团 2012 年 2 月以约 3.4 万亿韩元收购债权人托管下、巨额亏损的海力士约 21%（21.05%）股权，崔泰源排除内部反对，为韩国史上最大企业收购之一。链接 →（B 级 · 转引韩媒）
崔泰源《Super Momentum》一书记述，经韩媒书评转引（参 KED Global 相关报道）。SK 海力士 2011–2022 约 8600 亿韩元研发费 + 1.5 万亿韩元厂房设备，多花在市场低迷年份；2016 年需求未现时已投 TSV 产线，“在需求出现之前下注”。带公司叙事色彩的二手，正文已按“据该书记述”软化。早期内部反对的具体人名原话在英文 A/B 源未坐实，未予引用。链接 →（C 级 · 公司叙事二手）
崔泰源《Super Momentum》，韩媒书评转引。HBM2 一度未达性能目标被市场冷落、研究员私下言“失败了”，公司全面重做；崔泰源强调失败不追责、专注解决，比作“阿吾地煤矿”般决心，孕育 HBM2E/HBM3 逆转。原话转引自韩媒书评，引用时该当心。链接 →（C 级 · 公司叙事二手，正文已点明性质）
JEDEC, “JESD270-4 HBM4 Standard,” 2025 年 4 月 16 日发布（2048 位、最高 8Gb/s/pin、约 2TB/s、支持 16-Hi）；中间各代（HBM1 128GB/s、HBM2 256GB/s、HBM2E 约 461GB/s、HBM3 819GB/s、HBM3E 约 1.2TB/s）为 JEDEC 各版与维基汇总，精确值随修订版略有出入。链接 →（A 级 · 标准原件 · 中间代为汇总）
“High Bandwidth Memory,” Wikipedia；并参 NVIDIA 产品资料。HBM2 配 2016 Tesla P100、HBM3 配 2022 H100、HBM3E 配 2024 Blackwell，HBM4 将配下一代英伟达/AMD 旗舰加速卡。链接 →（B 级 · 百科 + 厂商路线图）
SK hynix（官方），“SK hynix Announces 4Q24 Financial Results,” 2025. 2024 年营收 66.1930 万亿韩元、营业利润 23.4673 万亿韩元、净利润 19.7969 万亿韩元，全部历史新高（超 2018 超级周期）；HBM 占 Q4 DRAM 营收 40% 以上。链接 →（A 级 · 官方财报）
TrendForce（转引），“SK Hynix Sets 2024 Record / SK Hynix to lead HBM market in 2025,” 2025. SK 海力士 HBM 市占 2024 约 54%、2025 年仍预计在五成以上（机构估计在约 52–62% 区间，随时点与口径变化）；最大客户为英伟达。链接 →（C 级 · 机构估计值，正文已弱化）
TrendForce, “Samsung Reportedly Unable to Supply HBM3E to NVIDIA in 2024,” 2024；Reuters/CNBC、Tom’s Hardware 关于 HBM3E 未过认证（热/功耗）的报道。三星 2024 全年未能向英伟达供 HBM3E、屡次未过认证；据报道 DRAM 裸片本身曾通过测试，卡在封装环节。“连续三次”等具体次数为机构报道说法，正文已归因。三星亦为最早做出 HBM 者之一。链接 →（B 级 · 机构报道，正文已归因软化）
TrendForce, “Jensen Huang: Samsung Requires a New Design for its HBMs to Pass NVIDIA’s Qualification,” 2025；并参 Korea Times、DigiTimes（CES 2025）。黄仁勋 CES 2025 原话：“new design”、“they can do it, and they are working very fast”、肯定三星最早做 HBM、称其为“great company”。正文末“被追问能否过认证时只撂下三字‘毫无疑问’”未在 A/B 源逐字坐实，已软化为转述其强烈信心，不作逐字引语坐实。链接 →（B 级 · 多源报道 · 含引语软化）
TrendForce, “Samsung 12H HBM3e Reportedly Clears NVIDIA Tests After 18-Month Setback,” 2025；并参 KED Global、Reuters。三星 2025 年 9 月通过英伟达 12 层 HBM3E 认证，距基础开发完成约 18 个月。链接 →（B 级 · 多源报道）
全书结构性产业地理判断，建立在本章已坐实事实之上：HBM 发明（AMD，美国）、量产（SK 海力士/三星，韩国）、封装（台积电，中国台湾）的分布，呼应“发明在西方、量产东移东亚”母题。参 “High Bandwidth Memory,” Wikipedia。链接 →（B 级 · 综合判断）